# Electric VLSI Design System, version 8.03
# Mon Feb 13, 2006 23:21:21

NAMESCASESENSITIVE ON ;
UNITS
  DATABASE MICRONS 1 ;
END UNITS

LAYER METAL1
  TYPE ROUTING ;
END METAL1

LAYER METAL2
  TYPE ROUTING ;
END METAL2

LAYER METAL3
  TYPE ROUTING ;
END METAL3

LAYER METAL4
  TYPE ROUTING ;
END METAL4

LAYER METAL5
  TYPE ROUTING ;
END METAL5

LAYER METAL6
  TYPE ROUTING ;
END METAL6

LAYER METAL7
  TYPE ROUTING ;
END METAL7

LAYER METAL8
  TYPE ROUTING ;
END METAL8

LAYER CONT
  TYPE CUT ;
END CONT

LAYER VIA12
  TYPE CUT ;
END VIA: 12

LAYER VIA23
  TYPE CUT ;
END VIA: 23

LAYER VIA34
  TYPE CUT ;
END VIA: 34

LAYER POLY1
  TYPE MASTERSLICE ;
END POLY1

LAYER POLY2
  TYPE MASTERSLICE ;
END POLY2

LAYER POLY3
  TYPE MASTERSLICE ;
END POLY3

LAYER PDIFF
  TYPE MASTERSLICE ;
END PDIFF

LAYER NDIFF
  TYPE MASTERSLICE ;
END NDIFF

MACRO inv
  FOREIGN inv ;
  SIZE 7.5 BY 29.1 ;
  SITE inv ;
  PIN a
    PORT
    LAYER METAL1 ;
    RECT 0.45 11.25 1.35 12.15 ;
    LAYER METAL1 ;
    RECT 0.3 11.1 1.5 12.3 ;
    LAYER POLY1 ;
    RECT 0.3 11.1 1.5 12.3 ;
    LAYER CONT ;
    RECT 0.6 11.4 1.2 12 ;
    LAYER POLY1 ;
    RECT 1.5 11.4 2.1 18.3 ;
    RECT 1.5 3.9 2.1 12 ;
    RECT 0.75 11.4 2.1 12 ;
    LAYER METAL1 ;
    RECT 0.3 11.1 1.5 12.3 ;
    END
  END a

  PIN gnd
    PORT
    LAYER METAL2 ;
    RECT -0.45 -0.45 0.45 0.45 ;
    LAYER METAL1 ;
    RECT 0 1.8 1.2 3.6 ;
    LAYER NDIFF ;
    RECT 0 1.8 1.2 3.6 ;
    LAYER CONT ;
    RECT 0.3 2.4 0.9 3 ;
    LAYER METAL1 ;
    RECT 0 -0.6 1.2 0.6 ;
    LAYER METAL2 ;
    RECT 0 -0.6 1.2 0.6 ;
    LAYER VIA12 ;
    RECT 0.3 -0.3 0.9 0.3 ;
    LAYER NDIFF ;
    RECT 0.15 2.4 1.2 3.3 ;
    LAYER METAL2 ;
    RECT -0.6 -0.6 1.2 0.6 ;
    RECT 0 -0.6 4.2 0.6 ;
    RECT 0.15 -0.45 1.05 0.6 ;
    LAYER METAL1 ;
    RECT 0 -0.6 1.2 3.6 ;
    RECT 0 -0.6 3.45 0.6 ;
    END
    USE GROUND ;
  END gnd

  PIN vdd
    PORT
    LAYER METAL2 ;
    RECT -0.45 23.55 0.45 24.45 ;
    LAYER METAL1 ;
    RECT 0 18.6 1.2 22.2 ;
    LAYER PDIFF ;
    RECT 0 18.6 1.2 22.2 ;
    LAYER CONT ;
    RECT 0.3 19.35 0.9 19.95 ;
    RECT 0.3 20.85 0.9 21.45 ;
    LAYER METAL1 ;
    RECT 0 23.4 1.2 24.6 ;
    LAYER METAL2 ;
    RECT 0 23.4 1.2 24.6 ;
    LAYER VIA12 ;
    RECT 0.3 23.7 0.9 24.3 ;
    LAYER PDIFF ;
    RECT 0.15 18.75 1.2 19.65 ;
    LAYER METAL2 ;
    RECT -0.6 23.4 1.2 24.6 ;
    RECT 0.15 23.4 1.05 24.45 ;
    RECT 0 23.4 4.2 24.6 ;
    LAYER METAL1 ;
    RECT 0 20.7 1.2 24.6 ;
    RECT 0 23.4 3.6 24.6 ;
    END
    USE POWER ;
  END vdd

  PIN y
    PORT
    LAYER METAL1 ;
    RECT 2.55 13.35 3.45 14.25 ;
    LAYER METAL1 ;
    RECT 2.4 1.8 3.6 3.6 ;
    LAYER NDIFF ;
    RECT 2.4 1.8 3.6 3.6 ;
    LAYER CONT ;
    RECT 2.7 2.4 3.3 3 ;
    LAYER METAL1 ;
    RECT 2.4 18.6 3.6 22.2 ;
    LAYER PDIFF ;
    RECT 2.4 18.6 3.6 22.2 ;
    LAYER CONT ;
    RECT 2.7 19.35 3.3 19.95 ;
    RECT 2.7 20.85 3.3 21.45 ;
    LAYER PDIFF ;
    RECT 2.55 21 3.6 21.9 ;
    LAYER NDIFF ;
    RECT 2.55 2.4 3.45 3.3 ;
    LAYER METAL1 ;
    RECT 2.4 13.2 3.6 19.8 ;
    RECT 2.4 2.4 3.6 14.4 ;
    END
  END y

  OBS
    LAYER NDIFF ;
    RECT 0.6 1.8 3 3.6 ;
    LAYER POLY1 ;
    RECT 1.5 1.2 2.1 4.2 ;
    LAYER PDIFF ;
    RECT 0.6 18.6 3 22.2 ;
    LAYER POLY1 ;
    RECT 1.5 18 2.1 22.8 ;
    LAYER METAL1 ;
    RECT 2.4 23.4 3.6 24.6 ;
    LAYER NDIFF ;
    RECT 2.4 23.4 3.6 24.6 ;
    LAYER CONT ;
    RECT 2.7 23.7 3.3 24.3 ;
    LAYER METAL1 ;
    RECT 2.4 -0.6 3.6 0.6 ;
    LAYER PDIFF ;
    RECT 2.4 -0.6 3.6 0.6 ;
    LAYER CONT ;
    RECT 2.7 -0.3 3.3 0.3 ;
  END

END inv

END LIBRARY